職責(zé)說(shuō)明：1. 無(wú)線通信IP和SOC芯片的前端設(shè)計(jì)、integration和實(shí)現(xiàn)2. 依據(jù)算法和性能要求進(jìn)行數(shù)字模塊及RF模塊數(shù)字部分的設(shè)計(jì)及基本驗(yàn)證；3. 熟練使用verilog，按照要求進(jìn)行RTL設(shè)計(jì)；4. 負(fù)責(zé)front-end integration flow，負(fù)責(zé)部分back-end integration flow ；5. 針對(duì)功耗、性能、面積等需求，在RTL階段進(jìn)行分析和優(yōu)化；6. 熟練使用基本的驗(yàn)證方法進(jìn)行各個(gè)階段的驗(yàn)證和debug；7. 具備良好的溝通能力以及團(tuán)隊(duì)合作精神；8. 完成相關(guān)的技術(shù)文檔，提供技術(shù)支持；任職要求：1. 本科及以上學(xué)歷，3年以上芯片設(shè)計(jì)或者FPGA設(shè)計(jì)和實(shí)現(xiàn)經(jīng)驗(yàn)，電子、通信、集成電路、計(jì)算機(jī)等相關(guān)專業(yè)畢業(yè)，有良好的數(shù)字電路設(shè)計(jì)知識(shí)，有良好的無(wú)線通信基礎(chǔ)知識(shí)2. 熟練掌握數(shù)字IC開(kāi)發(fā)和設(shè)計(jì)流程:(VCS/SDC check/CDC/Synthesis/STA/Formal/DFT)，了解無(wú)線通信芯片設(shè)計(jì)注意事項(xiàng)和基本流程；3. 熟練使用VCS，Verdi等仿真和debug工具，了解驗(yàn)證方法基本思路，能有效進(jìn)行驗(yàn)證和debug4. 能熟練使用并開(kāi)發(fā)自動(dòng)化腳本者優(yōu)先(TCL/Perl/Makefile/Python…)；5. 熟悉SoC架構(gòu)、時(shí)鐘架構(gòu)、功耗優(yōu)化，有PPA優(yōu)化經(jīng)驗(yàn)，熟悉總線協(xié)議(AMBA/SPI/UART/DMA)者優(yōu)先6. 對(duì)芯片技術(shù)有濃厚興趣，性格沉穩(wěn) ，責(zé)任心強(qiáng)，工作細(xì)致，善于溝通，團(tuán)隊(duì)協(xié)作能力強(qiáng)

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